CH552E上电后，P1.4输出高电平约50ms?
陈志永 发表于: 2022-12-14 14:59:02
1#

如下图，黄线为VDD，蓝线为P1.4。当VDD下降到约2V时，P1.4由低电平（低电平是程序设置的）变为2V左右，之后，待VDD正常时，P1.4为高电平（为什么为高），再变为低电平（程序设置）。

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TECH29 发表于: 2022-12-15 10:43:42
2#

您好，

在IO引脚未做配置状态下默认是开漏上拉模式，上拉到VDD，直到您程序中做其他模式IO配置。

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